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    高效能逐次逼近式類比數位轉換器的設計與實現
    (2013) 林翰江; Han-Chiang Lin
    積體電路設計在製程技術的進步之下,製程技術提升可以大量降低電路佈局的面積,也使得電路運作的電壓因而縮小,使得低功率與高效能的電路設計不斷推出。可攜式的電子產品在消費市場上越來越多,輕薄短小以及電池的長時效性要求,漸漸成為電路設計之主流;尤其是應用在人體或生物上的植入性醫學晶片,為了能達到長時間使用不更換的目標,低功率在電路的設計上,更顯得重要。在眾多的類比數位轉換器中,逐次逼近式類比數位轉換器(successive approximation register analog-to-digital converter, SAR ADC)最適合應用在低功率的系統中,此架構僅需一顆比較器即可完成資料轉換,這項優點可大幅地縮減資料轉換所消耗的功耗。 在本論文中,提出兩種架構分別為,二次浮動開關電容式SAR ADC和分裂式浮動開關SAR ADC架構。在二次浮動開關電容式SAR ADC此架構中,DAC部分的功率消耗相較於傳統切換技術之DAC架構,所提出方法可有效的節省97.57%的平均能量,採用TSMC 0.18-μm 1P6M的標準製程完成,在奈式取樣頻寬的規格下,分別可達到的品質因數FOM值為105.86-fJ/conversion-step。另外,在分裂式浮動開關之SAR ADC架構,在電容佈局方面,相較於傳統DAC架構可節省96.875%的電容佈局面積,採用TSMC 0.18-μm 1P6M的標準製程完成,分別可達到的品質因數FOM值為29.47-fJ/conversion-step。

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