學位論文
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Item 應用於高速電路之靜電放電防護設計(2021) 戴子鈞; Dai, Zih-Jyun本論文旨在研究應用於高速積體電路之全晶片靜電放電防護設計，在CMOS製程下實作，以低電容元件搭配分散式電路的設計，並與既有二極體及電晶體元件的設計相比較。隨著內部電路的操作頻率不斷提升，寄生電容造成的訊號損耗嚴重影響電路高頻性能，本篇論文利用兩級分散式電路架構的方式，將單級的防護元件以小尺寸分散至兩級來設計防護電路，以降低每級的元件寄生電容，並在兩級之間以匹配元件降低訊號通過時的損耗，形成π型架構的設計。傳統的π型架構設計使用的是二極體或電晶體元件，本論文提出利用其他低電容矽控整流器元件如堆疊二極體內嵌矽控整流器 (SDSCR) 及電阻觸發式矽控整流器 (RTSCR) 搭配π型架構，組成π-SDSCR與π-RTSCR，來與π型連接的傳統元件進行比較。由實驗結果可知，在20GHz時，創新設計π-SDSCR在單位插入損耗 (S21) 下所達到的二次崩潰電流 (It2) 為傳統設計的1.76倍，π-RTSCR則為傳統設計的1.62倍，相較於傳統架構，本文提出的設計具備更高的ESD防護能力及更低的寄生電容，更適用於高速電路。最後，為了驗證與比較防護電路的性能，本論文也設計了一應用於高速的轉阻放大器 (Trans-impedance amplifier, TIA)，分別搭配傳統π型二極體設計與本論文所提出的防護電路，並進行電路的量測，驗證實際的防護效果及對電路性能的影響。由實驗結果可知，創新設計與傳統設計都能為TIA電路提供4kV的HBM ESD 耐受度，且π-SDSCR在17GHz時的插入損耗僅傳統設計的0.83倍，π-RTSCR則為傳統設計的0.9倍，顯示創新設計在提供足夠ESD耐受度的同時，對電路高頻性能影響更低。