學位論文

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2012 - 20132

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    AES之超大型積體電路設計
    (2012) 葉幸彰; Hsing-Chang Yeh
    高等加密標準(Advanced Encryption Standard, AES)硬體實現在現場可程式邏輯閘陣列(FPGA)與特殊用途積體電路(ASIC)已經被很廣泛的討論，尤其是如何達到數十億吞吐量的議題；然而本實驗室近幾年在FPGA設計成果很多，但尚未實現標準元件設計，因此本研究將實驗室團隊開發的AES硬體架構改善，並架設工作站透過數位電路設計流程實現AES加密晶片。 　　首先本研究利用國家晶片研究中心提供的工具，將數位電路設計所需的環境與軟硬體架設起來，建立一套完整的數位晶片設計平台。接著本研究提出8位元輸入輸出的AES硬體電路架構，並搭配BRAM(包含RAM和ROM)，或使用組合邏輯運算去設計，分析其在電路設計上實現在FPGA與透過標準元件設計流程實現在ASIC上，從數據得知，其未使用BRAM的8位元輸入輸出的AES gate count為2.2k，是在目前搜尋文獻中面積最小的設計。
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    多模式AES之小面積超大型積體電路設計
    (2013) 郭紹偉
    進階加密標準(Advanced Encryption Standard, AES)在現場可程式邏輯閘陣列(field-programmable gate array，FPGA)與特殊用途積體電路(application-specific integrated circuit，ASIC) 的硬體實作已經被廣泛地討論，近幾年則朝向小面積硬體架構的議題做研究。 本實驗室在FPGA板子上所做的研究已經有相當豐碩的成果，但尚未實現成超大型積體電路(Very-large-scale integration，VLSI)。因此，本論文目標將改善本實驗室開發的AES硬體架構後，並架設工作站透過cell-based數位積體電路設計流程實現AES加解密晶片。 首先，本研究提出不使用記憶體的8-bit資料線完成128-bit AES硬體電路，進而發展出一個多模式小面積的架構。接著，本實驗室利用國家晶片研究中心(CIC)提供的工具，建立一套完整的數位積體電路設計環境。最後，透過標準元件設計流程(Cell-based design flow)來完成晶片製作，使其下線。