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Subject: search.filters.subject.全晶片靜電放電防護

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    應用於N型電晶體與射頻電路之靜電放電防護設計
    (2024) 謝佳佑; Hsieh, Chia-You
    隨著製程發展，積體電路越發脆弱，而靜電荷仍存在於環境，故靜電放電為積體電路可靠度的重要議題。為了使各電路在最小的影響下有足夠的靜電放電耐受度，須考量各種因素。部分應用因成本、性能或是製程上的限制，只能採用全N型電晶體設計，因此本論文提出了全N型電晶體之靜電放電防護設計，而部分高速或射頻電路也因性能考量使用全N型電晶體設計，在此類應用下還須考量寄生電容以避免影響高頻特性，此外，面積也是一大考量，以符合成本上的要求。本論文提出四種全NMOS之電源間靜電放電箝制電路與一種應用於射頻電路之主動式靜電放電防護設計，前者採用全NMOS設計並可節省12-14%的面積，且於實驗結果中展現出比傳統電路更高的靜電放電耐受度、相似的箝制電壓與漏電流，而與過往常見的全NMOS防護設計相比也有足夠低的觸發電壓以應用於先進製程；後者於訊號端上使用二極體作為放電元件，但此作法在10GHz以上頻段仍有較高的插入損耗，而使用電感會使面積過大，故採用一放大器提升二極體在13-17GHz下的高頻性能，且不影響其防護能力，此提出設計相比其他文獻可有更高的效用，於未來工作中也提出了採全NMOS的主動式靜電放電防護設計。
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    應用於高速電路之π型靜電放電防護設計
    (2023) 張群榮; Chang, Chun-Rong
    本論文主要研究應用在高速電路之靜電放電防護設計，所有測試電路皆在CMOS製程中完成設計，透過分散式電路設計與低電容防護元件的組合，達到不影響高速性能並提供有效靜電放電防護的效果，並與傳統既有之二極體與矽控整流器做比較。在本論文中，提出了一款新型的電源線觸發之矽控整流器 (PLTSCR)，π-PLTSCR可以不用透過電源線間靜電放電箝制電路 (power-rail ESD clamp circuit) 便能夠達成四個模式 (PS, PD, NS, and ND) 的靜電排放。由於無需使用電源線間靜電放電箝制電路，電路的面積便可以節省45%。本次提出的新型設計，除了可以應用在高速電路的防護，並且還可以省下更多的成本。最後，為了驗證防護電路是否可以真正保護內部電路，本論文使用轉阻放大器 (Trans-impedance amplifier, TIA)，作為被保護的內部電路，分別搭配π-diode、π-SDSCR、π-RTSCR以及π-PLTSCR進行防護，並且進行高頻量測與靜電耐受度量測，確認防護電路的功能是否正常以及其對轉阻放大器的性能影響。透過實驗結果可知，創新設計可以提供給TIA電路6kV的靜電耐受度，且造成的增益下降大約為1dB，並未對性能造成過大影響。
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    應用於高速電路之靜電放電防護設計
    (2021) 戴子鈞; Dai, Zih-Jyun
    本論文旨在研究應用於高速積體電路之全晶片靜電放電防護設計，在CMOS製程下實作，以低電容元件搭配分散式電路的設計，並與既有二極體及電晶體元件的設計相比較。隨著內部電路的操作頻率不斷提升，寄生電容造成的訊號損耗嚴重影響電路高頻性能，本篇論文利用兩級分散式電路架構的方式，將單級的防護元件以小尺寸分散至兩級來設計防護電路，以降低每級的元件寄生電容，並在兩級之間以匹配元件降低訊號通過時的損耗，形成π型架構的設計。傳統的π型架構設計使用的是二極體或電晶體元件，本論文提出利用其他低電容矽控整流器元件如堆疊二極體內嵌矽控整流器 (SDSCR) 及電阻觸發式矽控整流器 (RTSCR) 搭配π型架構，組成π-SDSCR與π-RTSCR，來與π型連接的傳統元件進行比較。由實驗結果可知，在20GHz時，創新設計π-SDSCR在單位插入損耗 (S21) 下所達到的二次崩潰電流 (It2) 為傳統設計的1.76倍，π-RTSCR則為傳統設計的1.62倍，相較於傳統架構，本文提出的設計具備更高的ESD防護能力及更低的寄生電容，更適用於高速電路。最後，為了驗證與比較防護電路的性能，本論文也設計了一應用於高速的轉阻放大器 (Trans-impedance amplifier, TIA)，分別搭配傳統π型二極體設計與本論文所提出的防護電路，並進行電路的量測，驗證實際的防護效果及對電路性能的影響。由實驗結果可知，創新設計與傳統設計都能為TIA電路提供4kV的HBM ESD 耐受度，且π-SDSCR在17GHz時的插入損耗僅傳統設計的0.83倍，π-RTSCR則為傳統設計的0.9倍，顯示創新設計在提供足夠ESD耐受度的同時，對電路高頻性能影響更低。