學位論文
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Item 應用於77 GHz汽車防撞雷達系統之毫米波積體電路設計(2012) 林繼揚本論文主要針對77 GHz汽車防撞雷達微波CMOS射頻前端RFICs以及毫米波電路設計研究討論，晶片製作透過國家晶片中心提供的標準TSMC CMOS 90nm製程，內容分為兩個部分，第一個部分為介紹毫米波汽車防撞雷達研究背景，第二部分為毫米波CMOS RFICs之設計與量測。 論文將介紹三個電路，第一個為低雜訊放大器，此設計頻率為71至77 GHz設計上採用三級串接，第一級為共源級組態，主要考量於低雜訊之訴求，第二級與第三級將採用疊接組態，疊接組態將提供高增益，來滿足系統所需之規格，本設計考量將在疊接組態之增益以及雜訊指數，利用中間匹配電感來設計，其電感可以使疊接組態之雜訊指數降低，並可以提高增益，本論文於第三章內容將作設計考量分析，而量測結果在74 GHz時有最小雜訊指數 6.17 dB，增益高達20 dB以上，晶片面積為0.596 ╳ 0.583 mm2。第二個電路為功率放大器，此設計操作頻率為71至77 GHz，設計考量於功率為重，因此在架構上選擇較大之電晶體，且採用疊接組態提高增益，量測結果於頻率71至77 GHz增益維持在20 dB，其晶片面積大小為0.596 ╳ 0.596mm2。第三部分為混頻器，採用環型混頻器架構，系統主要於低LO功率，以及低功率消耗，供應電壓為1.2 V，操作頻率在71至77 GHz，降頻混頻器之OP1dB發生在輸入RF功率為-3 dBm時有-0.5 dBm輸出功率。Item V 頻帶CMOS低雜訊放大器設計與分析(2011) 林益璋; Yi-Jhang Lin隨著無線通訊技術快速發展，射頻積體電路朝向更高頻率、更高資料傳輸速率、更寬頻帶與高整合度發展。無需執照的60GHz頻段之數GHz頻寬逹成超高速率傳輸的可行性。在60GHz前端收發機中低雜訊放大器為其中一重要元件，低雜訊放大器被用來放大從天線接收之微弱訊號且具最小雜訊指數。我們採用CMOS製程技術製作，因CMOS製程技術具有小面積、低成本、低功率消耗與高整合度等優點，在毫米波頻段是極具吸引力的製程技術。 在本論文中設計二種符合V頻段規範CMOS低雜訊放大器，所採用製程為TSMC 90nm RF CMOS process。在第一個晶片我們實現V頻帶三級串接低雜訊放大器，第一級與第二級採用雜訊指數較低之共源級組態以降低整體放大器雜訊指數，第三級則採用疊接組態以提升增益，因此，此設計在55.5GHz時有5.4dB的雜訊指數有不錯的表現，包含測試pad之晶片面積為0.46mm2，且在56.6GHz有最大增益13.1dB。 在第二個晶片設計採用二級串接疊接組態架構，我們所提出疊接組態設計方法與傳統疊接組態設計方法相比，改善了穩定度、更低雜訊指數、更高的增益與更低功率消耗，雙級串接疊接組態放大器在56.9GHz達成18.95dB峰值增益，在65.5GHz有4.7dB雜訊指數，3dB頻寬範圍從54.7GHz到63.1GHz，當頻率為60GHz時IP1dB為-20dBm，整體功率消耗為15.3mW，包含pad之晶片面積為0.308mm2。