科技與工程學院
Permanent URI for this communityhttp://rportal.lib.ntnu.edu.tw/handle/20.500.12235/5
沿革
科技與工程學院（原名為科技學院）於87學年度成立，其目標除致力於科技與工程教育師資培育外，亦積極培育與科技產業有關之工程及管理專業人才。學院成立之初在原有之工業教育學系、工業科技教育學系、圖文傳播學系等三系下，自91學年度增設「機電科技研究所」，該所於93學年度起設立學士班並更名為「機電科技學系」。本學院於93學年度亦增設「應用電子科技研究所」，並於96學年度合併工教系電機電子組成立「應用電子科技學系」。此外，「工業科技教育學系」於98學年度更名為「科技應用與人力資源發展學系」朝向培育科技產業之人力資源專才。之後，本院為配合本校轉型之規劃，增加學生於科技與工程產業職場的競爭，本院之「機電科技學系」與「應用電子科技學系」逐漸朝工程技術發展，兩系並於103學年度起分別更名為「機電工程學系」及「電機工程學系」。同年，本學院名稱亦由原「科技學院」更名為「科技與工程學院」。至此，本院發展之重點涵蓋教育（技職教育/科技教育/工程教育）、科技及工程等三大領域，並定位為以技術為本位之應用型學院。
107學年度，為配合本校轉型規劃，「光電科技研究所」由原隸屬於理學院改為隸屬本（科技與工程）學院，另增設2學程，分別為「車輛與能源工程學士學位學程」及「光電工程學士學位學程」。
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Item 無線傳輸加解密聲音與影像於8位元AES嵌入式系統的建構(2012) 劉方哲; Fang-Che Liu本論文以高等加密標準(Advanced Encryption Standard, AES)演算法為基礎建立於硬體平台上，並整合軟體介面傳輸資料，應用於影像和聲音的無線加解密傳輸系統。 本篇論文重點為將其8-bit AES實作於嵌入式系統，提升加密速度，達成電腦之間資料加解密傳輸，系統架構主要分成三部分，首先為使用軟體做出傳輸介面，讓傳輸任何類型的資料不用另外轉換，可以簡便的傳輸聲音及影像檔，第二部分為改良硬體電路架構，修改PicoBlaze微處理器控制資料至AES的加密運算，讓微處理器傳遞資料更加簡化，減少處理加解密資料的時脈週期數，最後為改良電腦與嵌入式系統之間的傳輸方式，加入交握協定與FIFO暫存器，讓學長系統達到傳輸速度上的改善，並且分析AES演算法在資料上加密的效果，使用軟體來驗證，來了解AES是否適用於圖片加密上。 開發工具上主要是使用Microsoft Visual C#與Xilinx公司所提供的軟體 ISE10.1版，並且利用spartan-3E 1600E嵌入式平台與晶片中的PicoBlaze微處理器來達成加解密傳輸系統。Item 基於FPGA嵌入式Linux系統於32-bit AES應用之研究與實現(2011) 涂英豪高等加密標準(Advanced Encryption Standard, AES)在演算法上被廣泛的研究，實際上實現於平台的情況不多，本研究將AES結合嵌入式Linux系統透過網路傳輸實作出來，並應用於影像轉換，與系統加速。 本研究先利用C#物件導向軟體撰寫AES演算法，透過此方式做學習與驗證AES運算流程，並建立一套完整AES應用平台，包含文字、影像和聲音的應用。除了C#軟體驗證平台以外，本研究還著重將AES實作於嵌入式作業系統環境，將32位元小面積AES硬體架構，利用現場可程式化的閘陣列(FPGA)實作出AES嵌入式Linux系統，並利用此架構實現影像加解密應用。此架構利用作業系統以解決前人在傳輸速度過慢與記憶體空間的限制，透過網路傳輸高速優點改善傳輸速率以期望達到即時動態影像加解密的應用，並利用網路檔案系統(NFS)改善存取空間記憶體不足的地方。Item AES之超大型積體電路設計(2012) 葉幸彰; Hsing-Chang Yeh高等加密標準(Advanced Encryption Standard, AES)硬體實現在現場可程式邏輯閘陣列(FPGA)與特殊用途積體電路(ASIC)已經被很廣泛的討論，尤其是如何達到數十億吞吐量的議題；然而本實驗室近幾年在FPGA設計成果很多，但尚未實現標準元件設計，因此本研究將實驗室團隊開發的AES硬體架構改善，並架設工作站透過數位電路設計流程實現AES加密晶片。 首先本研究利用國家晶片研究中心提供的工具，將數位電路設計所需的環境與軟硬體架設起來，建立一套完整的數位晶片設計平台。接著本研究提出8位元輸入輸出的AES硬體電路架構，並搭配BRAM(包含RAM和ROM)，或使用組合邏輯運算去設計，分析其在電路設計上實現在FPGA與透過標準元件設計流程實現在ASIC上，從數據得知，其未使用BRAM的8位元輸入輸出的AES gate count為2.2k，是在目前搜尋文獻中面積最小的設計。Item 嵌入式8-bit AES系統之無線傳輸應用與影像加密分析(2011) 劉適豪; Shih-Hao Liu本論文運用高等加密演算法(Advanced Encryption Standard)實現於可程式化閘陣列(FPGA)之嵌入式系統實現與應用。 本研究主要分為軟體與硬體的實現與驗證，我們使用MATLAB來實現AES-128，硬體部分是應用8位元的架構來實現AES-128，並且與8-bit PicoBlaze微處理器做整合，配合UART傳輸協定，透過RS-232轉藍芽之無線通訊模組連接電腦端與FPGA實驗板，再以PicoBlaze微處理器控制AES的加密運算，最後由電腦端的超級終端機上呈現加密結果。並且我們將此AES加解密演算法，應用於圖像的加密，透過不同的加密模式，ECB mode、CBC mode、CFB mode、OFB mode，並且分析比較在不同的加密模式之下，其中的優缺點。 在開發工具上的使用，主要是使用MATLAB7.4.0與Xilinx公司所提供的軟體ISE9.2與ISE10.1版，並且利用spartan-3an晶片中的PicoBlaze微處理器來達成嵌入式加解密系統。Item 8位元AES的FPGA設計及其五種模式之影像應用(2010) 江哲豪; Che-Hao Chiang高等加密標準(Advanced Encryption Standard, AES)硬體實現在現場可程式化閘陣列(FPGA)與特殊用途積體電路(ASIC)已經被很廣泛的討論；然而在嵌入式硬體的應用上，低產率與小面積的設計在近幾年也開始被研究。 本研究提出一個小面積的硬體電路，採用8位元的架構來實現AES-128的規格，其中使用Block RAM來完成位元組替換(SubByte)與移列轉換(ShiftRow)的動作，使用共用電路方式製作混行轉換(MixColumns)；以軟體來取代硬體的金鑰擴展(KeyExpansion)，來節省電路面積。透過上述所提出的方式在FPGA上所完成的實驗數據，其資源消耗為109個Slice、速度可達到94.056Mhz，是在目前文獻中8位元架構中最快的設計。 並且針對實現影像加解密的應用時所遇到的問題，本研究分別以各文獻中的方法實做，並且針對其各種不同的結果做分析，對於他們的缺點加以改良，優點予以保留，整理出一個更好的加密工作模式。Item 用FPGA實現之AES在音訊上的應用(2010) 謝忠政; Chung-Cheng Hsieh現今通訊系統之發達，使得人與人之間的溝通可以透過即時的通訊裝置如電話、手機乃至於電腦上之即時串流如會議系統、Skype…等，即可達到無時差的即時溝通，使得不論一般生活上的溝通乃至於商業活動、軍事通訊、政府機關等的溝通更加方便。然而方便的即時溝通環境和設備，但如果是必須保密的祕密通訊如商業、軍事或政府重大的機密決策等，通訊的安全就是首要的任務。 本文主要在於實現更安全的音訊加密方式，實現方式為在周邊的硬體界面上設計了類比轉數位的轉換電路，可將由外界輸入之類比音訊轉換為數位音源，此轉換後的數位資料將是加密的基礎。之後在遠端的周邊上設計一數位轉類比的硬體電路，此可將加密過後或解密後的音訊由後端的喇叭輸出而聽到加密或解密的聲音變化。 而主要實現音訊間的加∕解密系統，將採用進階加密標準（Advanced Encryption Standard，AES）演算法，並以其128位元的架構來實現，其中包括直接連線的移列轉換(ShiftRow)、並利用晶片內建的Block RAM來放置整合資料，完成位元組替換(SubByte)與混行運算(MixColumn)的動作以及存放金鑰擴展(KeyExpansion)，來節省電路面積。Item FPGA設計32-bits及128-bits AES演算法使用Block RAM(2007) 林茂元; Lin Mao Yuan高級加密標準Advanced Encryption Standard (AES)演算法為一種對稱式加密系統的新標準，於西元2001年10月由美國國家標準與技術學會NIST(National Institute of Standards and Technology)選定Rijndael區塊加密演算法定名之，目的以用來取代資料加密標準DES (Data Encryption Standard)演算法。 本篇論文中，利用HDL (Hardware Description Language)語言，針對FPGA架構及特性，實現32-bit AES演算法電路，並將其中SubByte、MixColumn，ShiftRow及KeyExpansion進行Memory Base設計，簡少FPGA上的Slices使用，因此大幅提昇電路執行的整體運作時脈。並且利用4個32-bits AES電路為基礎，並列實現128-bits的AES電路。透過此研究可以提供在FPGA上小面積、Memory Base及較高頻率與Throughput之AES電路。Item 多模式AES之小面積超大型積體電路設計(2013) 郭紹偉進階加密標準(Advanced Encryption Standard, AES)在現場可程式邏輯閘陣列(field-programmable gate array，FPGA)與特殊用途積體電路(application-specific integrated circuit，ASIC) 的硬體實作已經被廣泛地討論，近幾年則朝向小面積硬體架構的議題做研究。 本實驗室在FPGA板子上所做的研究已經有相當豐碩的成果，但尚未實現成超大型積體電路(Very-large-scale integration，VLSI)。因此，本論文目標將改善本實驗室開發的AES硬體架構後，並架設工作站透過cell-based數位積體電路設計流程實現AES加解密晶片。 首先，本研究提出不使用記憶體的8-bit資料線完成128-bit AES硬體電路，進而發展出一個多模式小面積的架構。接著，本實驗室利用國家晶片研究中心(CIC)提供的工具，建立一套完整的數位積體電路設計環境。最後，透過標準元件設計流程(Cell-based design flow)來完成晶片製作，使其下線。