科技與工程學院

Permanent URI for this communityhttp://rportal.lib.ntnu.edu.tw/handle/20.500.12235/5

沿革

科技與工程學院(原名為科技學院)於87學年度成立,其目標除致力於科技與工程教育師資培育外,亦積極培育與科技產業有關之工程及管理專業人才。學院成立之初在原有之工業教育學系、工業科技教育學系、圖文傳播學系等三系下,自91學年度增設「機電科技研究所」,該所於93學年度起設立學士班並更名為「機電科技學系」。本學院於93學年度亦增設「應用電子科技研究所」,並於96學年度合併工教系電機電子組成立「應用電子科技學系」。此外,「工業科技教育學系」於98學年度更名為「科技應用與人力資源發展學系」朝向培育科技產業之人力資源專才。之後,本院為配合本校轉型之規劃,增加學生於科技與工程產業職場的競爭,本院之「機電科技學系」與「應用電子科技學系」逐漸朝工程技術發展,兩系並於103學年度起分別更名為「機電工程學系」及「電機工程學系」。同年,本學院名稱亦由原「科技學院」更名為「科技與工程學院」。至此,本院發展之重點涵蓋教育(技職教育/科技教育/工程教育)、科技及工程等三大領域,並定位為以技術為本位之應用型學院。

107學年度,為配合本校轉型規劃,「光電科技研究所」由原隸屬於理學院改為隸屬本(科技與工程)學院,另增設2學程,分別為「車輛與能源工程學士學位學程」及「光電工程學士學位學程」。

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    小面積之高速32-Bit AES的FPGA設計
    (2009) 陳奕丞; Yi-Cheng Chen
    近幾年來進階加密演算法AES(Advanced Encryption Standard)針對縮小面積與提升頻率之議題而時常被廣泛的討論,為達上述之方向,本文將AES演算法內含的SubBytes和MixColumns乘法運算改用以雙埠記憶體(Dual Port Block RAMs)做查表取代運算,除此之外,在ShiftRows方面,使用旋轉暫存器(rotate register)來取代memories,使整個AES硬體電路佔用面積可小到118 Slices、而產率(Throughput)最快可達到213 Mbps(Mega bit per second),與文獻上最好之數據163 Slices與208 Mbps相比,面積減少27%、速度增加1.02倍。 小面積之高速32-Bit AES除了做一般文字加解密外,本文嘗試將其應用於需大量資料運算的靜態影像加解密,從模擬結果觀察之,影像加解密的視覺效果較文字更為明顯。 本篇論文利用Xilinx公司所提供的ISE 9.2i為設計平台,利用VHDL進行設計,第一章緒論介紹研究背景、研究目的與研究動機及介紹AES在目前產品化的應用,第二章說明完整的AES演算法流程及過程介紹,第三章介紹IEEE上所發表的相關文獻探討,介紹以記憶體和邏輯電路架構實現的方式,第四章利用第三章所提出的一些架構及特性配合FPGA電路需求去做設計,第五章將實現的電路去做模擬與測試,並做文字與影像上的加密,第六章結論及未來工作。
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    8位元進階加密器FPGA設計
    (2009) 戴宏運; Hung-Yun Tai
      2000年10月美國政府機構NIST正式宣布選用Rijndael演算法作為AES、且於2001年成為美國聯邦資訊處理加密標準,逐步取代Data Encryption Standard(DES)成為新一代的加密標準。   本研究有別於128-bit、32-bit AES之資料路徑(Datapath),使用管線結構(Pipeline),可以達到每秒數十億位元(GBPS)之高產量(throughput)。在一些消費性電子如行動通訊、RFID上並不需要較大的資料傳輸速率,因此8-bit之資料路徑是個不錯的選擇。 在本論文中,使用FPGA來實現8-bit AES之硬體電路,以達到小面積及較高產率(throughput)之優點,以利於不同應用上。 本研究利用VHDL、Xilinx ISE 7.1、ModelSim來驗證與模擬。且使用不同硬體架構來實現並加以比較。其中使用Block RAM可以有效節省面積(本論文中指Slice之使用量)且可以提供不錯的產率(throughput)。
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    AES之遠端嵌入式系統平台
    (2012) 陳泓佑; Hong-You Chen
    當今科技傳播進步,高級加密標準(Advanced Encryption Standard)已經被廣泛應用於各方面軟硬體通訊設備。 本實驗室使用AES演算法為基礎,透過物件導向程式語言,開發出一套AES應用軟體的平台。本研究將平台增加與修改,製作出對AES之初學者能快速學習的e-learning平台。硬體方面,在EDK環境下使用MicroBlaze處理器,將AES的32位元硬體架構與軟體架構同時放置於FPGA中,讓嵌入式系統可執行AES的軟硬體功能。 此系統除了有AES基本架構外,還包含了在文字、各模式圖片、FPGA、遠端控制等各類應用。本研究最後整合軟硬體,開發提供使用者學習AES的平台,對研究AES來說,是一套很有用的工具。
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    32位元小面積之嵌入式AES的FPGA設計與影像應用
    (2009) 張國煌; Kuo-Huang Chang
      高等加密標準(Advanced Encryption Standard, AES)硬體實現在現場可程式化閘陣列(FPGA)與特殊用途積體電路(ASIC)已經被很廣泛的討論,尤其是如何達到數十億產率的議題;然而在嵌入式硬體的應用上,低產率與小面積的設計在近幾年也開始被研究。   本研究提出一個小面積的硬體電路,採用32位元的架構來實現AES-128的規格,其中包含2組移位暫存器(Shift Register)來完成移列轉換(ShiftRow)的動作;並利用晶片內建的Block RAM來放置整合資料,完成位元組替換(SubByte)與混行運算(MixColumn)的動作;而以軟體來取代硬體的金鑰擴展(KeyExpansion),來節省電路面積。透過上述所提出的方式在FPGA上所完成的實驗數據,其資源消耗為110個Slice、速度可達到75Mhz(每秒可處理29張640×480大小的彩色影像),是在目前文獻中面積最小的設計。   為實現影像加解密的應用,本研究分別使用兩種方式來與上述32位元AES核心電路整合,其一為結合嵌入式系統與IP core的架構,屬於軟體與硬體的搭配;另一為只用硬體描述語言(HDL)來實現,較偏向硬體電路來控制。