適用於菲涅耳轉換之低面積VLSI電路架構

Abstract

本論文主要目的是在FPGA(Field Programmable Gate Array)平台上提出一個硬體架構可以在低面積消耗的情況下實現大尺寸的菲涅耳轉換，因為要處理菲涅耳轉換的3D全像圖的尺寸越來越大，若是以傳統的方式將資料放在On-Chip RAM上，所需要的On-Chip RAM的尺寸會相當的大，同時成本也會大幅提高。本論文的目的在於將這些資料存放在DRAM上，並有效率的控制DRAM讀寫的動作，在不影響速度的情況下大幅減少On-Chip RAM的使用，如此一來電路面積就可以大幅度降低，不僅可以降低成本也提升此電路的實用性。 在本論文中我們將以FPGA來實現上述之硬體架構，並透過DRAM Controller將資料存放在DRAM中，實驗的結果顯示我們可以降低FPGA上的資源消耗，使我們可以處理更大尺寸的影像資料。