科技與工程學院

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沿革

科技與工程學院（原名為科技學院）於87學年度成立，其目標除致力於科技與工程教育師資培育外，亦積極培育與科技產業有關之工程及管理專業人才。學院成立之初在原有之工業教育學系、工業科技教育學系、圖文傳播學系等三系下，自91學年度增設「機電科技研究所」，該所於93學年度起設立學士班並更名為「機電科技學系」。本學院於93學年度亦增設「應用電子科技研究所」，並於96學年度合併工教系電機電子組成立「應用電子科技學系」。此外，「工業科技教育學系」於98學年度更名為「科技應用與人力資源發展學系」朝向培育科技產業之人力資源專才。之後，本院為配合本校轉型之規劃，增加學生於科技與工程產業職場的競爭，本院之「機電科技學系」與「應用電子科技學系」逐漸朝工程技術發展，兩系並於103學年度起分別更名為「機電工程學系」及「電機工程學系」。同年，本學院名稱亦由原「科技學院」更名為「科技與工程學院」。至此，本院發展之重點涵蓋教育（技職教育/科技教育/工程教育）、科技及工程等三大領域，並定位為以技術為本位之應用型學院。

107學年度，為配合本校轉型規劃，「光電科技研究所」由原隸屬於理學院改為隸屬本（科技與工程）學院，另增設2學程，分別為「車輛與能源工程學士學位學程」及「光電工程學士學位學程」。

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學院網址：http://www.cot.ntnu.edu.tw/

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    應用於SLAM系統之具有改良式SIFT演算法的立體視覺及其在FPGA上的實現
    (2020) 黃而旭; Huang, Erh-Hsu
    　　本論文設計與實現一個立體視覺(Stereo Vision)尺度不變特徵轉換(Scale- Invariant Feature Transform, SIFT)的影像辨識系統，並經由場域可程式化邏輯陣列(Field Programmable Gate Array, FPGA)的硬體加速電路實現。可以應用於即時定位與地圖構建系統(Simultaneous Localization and Mapping, SLAM)中，有效的改善視覺型機器人在自主導航下所需要的影像匹配與地圖建立等議題。在所設計的視覺系統中，機器人能於未知的環境下，能以高運算效率的方式即時比對每張拍攝的影像畫面，匹配出雙眼視覺攝影機兩張影像畫面之間的共同特徵點，並利用雙眼視覺攝影本身的結構特性，計算出各個特徵點到實際攝影機的距離，達到精準匹配影像與距離估測的目標。 　　本論文中，提出了新的梯度計算方法以及降低特徵描述子維度的方法，這可以大幅減少SIFT的硬體使用量及加快運算速度。此外，本論文也提出了一套立體匹配的方法，透過KITTI資料庫做為輸入影像，並使用對極幾何以及限制範圍的方法來完成立體匹配，並且完成深度的計算。本研究採用Altera的DE2i-150，操作頻率為50MHz，使用KITTI資料庫的立體影像，並擷取影像中心的640×370的大小作為輸入影像。在640×480的輸入影像中，SIFT有著205fps的影像更新率與54,911的邏輯元件使用量。在640×370的輸入影像中，立體視覺SIFT的影像辨識系統有著181fps的影像更新率及140,303的邏輯元件使用量。
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    CPU 設計與教學之FPGA 硬體平台製作—以MIPS 為例
    (2005) 林瑛萍
    本研究用VHDL硬體描述語言，做精簡指令集MIPS CPU設計為主體， 經模擬(Simulation)完成之CPU電路下載至FPGA(Field Programmable Gate Array)，加入I/O介面控制電路設計，再與I/O電路實體連接，以完成整體設 計架構，並發展部分實作教材，可供教師在計算機組織與設計相關科目之 教學參考。CPU與I/O介面控制電路之設計與規劃，是計算機組織與設計課 程之重點。 目前相關之“計算機組織與設計”教科書僅止於對設計概念與控制流程 作介紹，本研究進一步將其設計理念與流程控制作成電路，且在FPGA之 實驗平台作驗證，讓CPU設計從構想、設計至實際電路製作能一氣呵成。 學生藉由這些相關單元的學習，不僅能了解CPU內部架構與資料流向和控 制，且能結合外部相關硬體電路的模組設計，充實本身對計算機硬體設計 之知能。 VHDL為業界經常使用於電路設計之工具軟體，MIPS CPU亦是業界主 流的microcontroller之一，讓學生及早並熟悉這些工具來設計實用的CPU， 將更進一步縮短教育界與產業界之技術差距。 本研究除此上述目標之外，參考相關學術文獻、技術文件，發展教學 及部分實作教材，並設計符合研究所需之FPGA實驗平台，以幫助設計成 品之驗證與實作需要。期能以由淺入深的教學與實作歷程，提供教師在相 關計算機組織與設計教學的參考。
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    模糊可微分小腦模型晶片系統之設計
    (2004) 徐天助
    本研究將設計一個整合模糊控制器與可微分小腦模型控制器的晶片。 模糊邏輯控制器為仿效人類模糊判斷，採用模糊知識庫來描述受控系統的 控制邏輯，比一般傳統控制方法擁有更好的強健性與適應性，但其模糊知 識庫需採嘗試錯誤法來建立，且有穩態誤差，並無法保證達到精確的控 制，經由可微分小腦模型控制器的加入，可以改善模糊邏輯控制器的缺 點，縮短以嘗試錯誤法建立模糊知識庫的時間，進而提昇控制系統的效 能，降低系統的追蹤誤差，並且有效地提昇控制精確度。本研究係以FPGA 來設計本晶片，內含FLC 與DCMAC。本研究在FLC 方面以Mamdani 模 糊推論法做為推論機制，高度法為解模糊策略，DCMAC 方面，以高斯查 表法、非雜湊式映射位址運算，採FLC 與DCMAC 平行運算法的方式實 現。最後將本研究應用於超音波線性壓電陶瓷馬達的定位控制上，證實本 晶片系統，並驗證其具良好的控制效能
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    用小腦模型在FPGA上作車牌辨識
    (2003) 張簡子介
    I 摘要 自動化車牌辨識是一套專門辨識與記錄車輛牌照系統，其過程分兩階段，第 一階段之車牌字元擷取是應用圖像灰階化、圖像二值化、交越特性及投影分析等 運算法則找出車牌上6 個字元的位置；第二階段的字元辨識是利用類神經網路或 是樣板比對等方法作每個字元的辨識。 上述車牌字元擷取或字元辨識使用到的各種運算法則皆引伸出大量資料之 重覆運算，目前多使用相關PC 組成之電腦系統作軟體處理，如欲充分發揮車牌 辨識系統的功能應將之小型化或作為可攜式系統，讓它廣泛使用於各種停車場管 理，甚至可輔助相關警政之車輛查緝以方便車輛管理。 FPGA（Field Programmable Logic Array）是將上述軟體程式作成硬體電路小 型化的重要方法。本研究是利用類神經網路中的小腦模型（Cerebellar Model Articulation controller，CMAC）作成字元辨識的方法，利用FPGA 作成硬體電路 以達到小型化與快速運算的目的。 CMAC 是1975 年Albus 根據Marr 的小腦皮質模型發展出來的數學演算法， 由於沒有涉及到艱深的數學運算與構造簡單，正好適用於作硬體化，且CMAC 學習時具有快速收斂、良好的類化能力（generalization）等優點，故常被應用在 機械手臂控制及機器人步行控制等非線性系統。 在實驗50 張自用小客車的車牌中，使用軟體模擬的車牌辨識系統有5 張車 牌辨識錯誤，車牌辨識率為90%；在50 張車牌的300 個字元中，有5 個字元辨 識錯誤，總字元辨識率為98.3%，辨識錯誤的情形為“0”誤認為“D”及“1” 誤認為“I”；另外，在硬體實驗的車牌辨識率為70%，總字元辨識率為92.3%， 其中“0”字元的辨識率為0%。晶片設計所使用的Gate Count 為11,420。
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    基於FPGA嵌入式Linux系統於32-bit AES應用之研究與實現
    (2011) 涂英豪
    高等加密標準(Advanced Encryption Standard, AES)在演算法上被廣泛的研究，實際上實現於平台的情況不多，本研究將AES結合嵌入式Linux系統透過網路傳輸實作出來，並應用於影像轉換，與系統加速。 　　本研究先利用C#物件導向軟體撰寫AES演算法，透過此方式做學習與驗證AES運算流程，並建立一套完整AES應用平台，包含文字、影像和聲音的應用。除了C#軟體驗證平台以外，本研究還著重將AES實作於嵌入式作業系統環境，將32位元小面積AES硬體架構，利用現場可程式化的閘陣列(FPGA)實作出AES嵌入式Linux系統，並利用此架構實現影像加解密應用。此架構利用作業系統以解決前人在傳輸速度過慢與記憶體空間的限制，透過網路傳輸高速優點改善傳輸速率以期望達到即時動態影像加解密的應用，並利用網路檔案系統(NFS)改善存取空間記憶體不足的地方。
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    小面積之高速32-Bit AES的FPGA設計
    (2009) 陳奕丞; Yi-Cheng Chen
    近幾年來進階加密演算法AES(Advanced Encryption Standard)針對縮小面積與提升頻率之議題而時常被廣泛的討論，為達上述之方向，本文將AES演算法內含的SubBytes和MixColumns乘法運算改用以雙埠記憶體（Dual Port Block RAMs）做查表取代運算，除此之外，在ShiftRows方面，使用旋轉暫存器(rotate register)來取代memories，使整個AES硬體電路佔用面積可小到118 Slices、而產率(Throughput)最快可達到213 Mbps(Mega bit per second)，與文獻上最好之數據163 Slices與208 Mbps相比，面積減少27%、速度增加1.02倍。 小面積之高速32-Bit AES除了做一般文字加解密外，本文嘗試將其應用於需大量資料運算的靜態影像加解密，從模擬結果觀察之，影像加解密的視覺效果較文字更為明顯。 本篇論文利用Xilinx公司所提供的ISE 9.2i為設計平台，利用VHDL進行設計，第一章緒論介紹研究背景、研究目的與研究動機及介紹AES在目前產品化的應用，第二章說明完整的AES演算法流程及過程介紹，第三章介紹IEEE上所發表的相關文獻探討，介紹以記憶體和邏輯電路架構實現的方式，第四章利用第三章所提出的一些架構及特性配合FPGA電路需求去做設計，第五章將實現的電路去做模擬與測試，並做文字與影像上的加密，第六章結論及未來工作。
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    8位元進階加密器FPGA設計
    (2009) 戴宏運; Hung-Yun Tai
    　　2000年10月美國政府機構NIST正式宣布選用Rijndael演算法作為AES、且於2001年成為美國聯邦資訊處理加密標準，逐步取代Data Encryption Standard（DES）成為新一代的加密標準。 　　本研究有別於128-bit、32-bit AES之資料路徑（Datapath），使用管線結構（Pipeline），可以達到每秒數十億位元（GBPS）之高產量（throughput）。在一些消費性電子如行動通訊、RFID上並不需要較大的資料傳輸速率，因此8-bit之資料路徑是個不錯的選擇。 在本論文中，使用FPGA來實現8-bit AES之硬體電路，以達到小面積及較高產率（throughput）之優點，以利於不同應用上。 本研究利用VHDL、Xilinx ISE 7.1、ModelSim來驗證與模擬。且使用不同硬體架構來實現並加以比較。其中使用Block RAM可以有效節省面積（本論文中指Slice之使用量）且可以提供不錯的產率（throughput）。
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    結合JTAG與8051之電路模擬器設計與實作
    (2007) 曾文治; Weng-Chih Tzeng
    本論文為8051微處理器與擴充式JTAG(Joint Test Action Group)硬體架構做結合，利用硬體描述語言(Hardware Description Language, HDL)，實現具有硬體除錯功能之8位元微處理器，並下載至Xilinx SPARTAN SP3C400的FPGA(Field Programmable Gate Array)晶片上，再搭配電腦上所開發的除錯介面軟體對硬體功能做驗證。JTAG技術已被廣泛應用，本研究實做此架構，並找出快速對硬體功能驗證的方法與減少軟體除錯的時間。
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    含浮點運算類似ARM微控制器之實驗平台設計
    (2006) 李炘彥
    隨著資訊科技進步，在嵌入式系統（Embedded System）領域中以ARM作微控制器(microcontroller)之系統在實用（PDA、Smart Phone）與教學上應用頗為廣泛，市面上討論ARM各系列CPU的應用（包括與周邊軟硬體介面之論述與書籍繁多，但討論ARM CPU內部結構與硬體設計著述者屬屈指可數，本論文設計一個類似ARM架構的CPU，並將電路下載至一個含80萬個邏輯閘數 （Gate Count）的FPGA晶片上配合相關I/O實驗版作驗證，期能對以ARM CPU為主之嵌入式系統教學，能有從內至外有較充分的整體瞭解。 本論文使用硬體描述語言VHDL，設計一個32位元類似ARM微處理器（含浮點輔助運算器），實作指令共33個指令，首先參考ARM 指令集編碼與設定格式以及ARM微處理器的運作流程，設計出ARM微處理器初步的架構，先設計基本的指令（如資料處理指令），經過指令模擬(Simulation)測試成功後，再加入其他指令，由簡入繁，逐步完成，之後將設計模擬完成的ARM微處理器電路下載燒錄於Xilinx Vertex系列晶片中，並加入相關週邊應用介面I/O電路設計，與週邊顯示電路實體連接，完成FPGA(Field Programmable Gate Array)實驗平台設計架構。最後，利用設計完成的指令集撰寫相關應用程式，來驗證整個ARM微處理器的運作。
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    含浮點運算之管線化MIPS CPU設計與FPGA實作
    (2007) 胡凱婷; Kai-Ting Hu
    數位電路的產物中，舉凡電腦、手機、家電產品等等，其中央處理器（CPU）扮演著非常重要的角色。隨著產品的複雜度和功能的多寡，CPU的處理速度也一直在提升，自管線式（Pipeline）架構被提出來以後，已成為高速處理器的主流。 本研究主要目的在於以HDL（Hardware Description Language）硬體描述語言，設計一顆具有五階層的Pipelined MIPS CPU，並針對管線中會發生的三大危障(hazard)：結構危障(structure hazard)、資料危障(data hazard)、控制危障(control hazard)，設計解決的機制，以增加CPU的效能。 設計結果經由ModelSim完成電路模擬後，下載至Xilinx Virtex XCV800 FPGA(Field Programmable Gate Array)驗證成功，完成整體設計架構，並加入周邊介面I/O電路設計和周邊顯示電路的實體連接，完成FPGA平台設計架構。最後，利用所設計的指令集撰寫相關程式，來驗證整個Pipelined MIPS CPU的運作。 本研究結果已成功完成一顆五階層的Pipelined MIPS CPU（包含浮點數指令），並解決三大危障等問題，總共實作了21道固定點指令、4道浮點指令。