電機工程學系
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歷史沿革
本系成立宗旨在整合電子、電機、資訊、控制等多學門之工程技術，以培養跨領域具系統整合能力之電機電子科技人才為目標，同時配合產業界需求、支援國家重點科技發展，以「系統晶片」、「多媒體與通訊」、與「智慧型控制與機器人」等三大領域為核心發展方向，期望藉由學術創新引領產業發展，全力培養能直接投入電機電子產業之高級技術人才，厚植本國科技產業之競爭實力。
本系肇始於民國92年籌設之「應用電子科技研究所」，經一年籌劃，於民國93年8月正式成立，開始招收碩士班研究生，以培養具備理論、實務能力之高階電機電子科技人才為目標。民國96年8月「應用電子科技學系」成立，招收學士班學生，同時間，系所合一為「應用電子科技學系」。民國103年8月更名為「電機工程學系」，民國107年電機工程學系博士班成立，完備從大學部到博士班之學制規模，進一步擴展與深化本系的教學與研究能量。
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Item 應用於音頻之二階三角積分調變器的設計與實現(2022) 婁德; Lou, Te在半導體產業的蓬勃發展下，CMOS製程技術不斷地進步，使得積體電路的尺寸越來越小且能在更低的供應電壓下操作，不論是晶片的面積或功率消耗都能得到大幅地下降。因此，市場上對於體積輕薄且高效能的電子產品的需求變得越來越高。在眾多的電子產品中，類比數位轉換器(Analog-to-Digital Converter, ADC)都扮演著即其重要的角色，又尤其三角積分調變器(Delta-Sigma Modulator, DSM)為相當熱門的研究對象。因為其獨特的超取樣技術以及雜訊移頻的特性，能有效地降低類比元件非理想效應對電路效能的影響，並且能將信號頻帶內的雜訊大量地移至高頻。三角積分調變器大多應用於高解析度且窄頻的音頻設備中。本論文提出一個使用反相器基底積分器和相關電位移技術的二階雜訊移頻SAR ADC，結合 DSM 優秀的雜訊移頻特性和雜訊移頻逐次逼近式類比數位轉換器低功耗的優點，並藉由新提出的在輸出端採用相關電位移技術的反相器基底積分器去改善以往運算放大器高功耗的缺點。此架構能在電路複雜度相當低的條件下，實現低功耗且高解析度的類比數位轉換器。本研究使用 UMC 180nm 1P6MCMOS 製程實現，供應電壓為 1.2V，取樣頻率為 3.072 MHz，頻寬為音頻應用的20 kHz，量測所能達到的 SNDR 為 80.7 dB，總功率消耗為 103 μW，效能指標FoMS為 163.5 dB。Item 具有時序交錯且取樣率為200MS/s之無時脈10位元逐次逼近暫存式類比數位轉換器(2019) 羅子鈞; Luo, Zih-Jyun在近年來，因半導體技術的快速發展、科技產品的推陳出新，行動通訊裝置日益普及。隨著行動通訊裝置的需求越來越高，高效能且低功耗的通訊裝置成為電路設計的主流。除了價錢和實用性外，對於便利性和品質更是講究。因此，在眾多的類比數位轉換器架構中，逐次逼近式類比數位轉換器(Successive Approximation Register ADC, SAR ADC)最符合本研究所需要的條件。其架構簡單，只需要一個比較器即可完成類比數位轉換，是目前最省電的架構。此外，由於製程技術逐年提升，在高速類比數位轉換器中，SAR ADC也開始嶄露頭角。 本論文提出一個無需時脈產生器的逐次逼近式類比數位轉換器，其ADC只需觸發一有效信號即可使內部自行產生所需之時脈信號。此架構運用了時序交錯的技術，除了取樣率等效於兩倍外，兩個SAR ADC僅需透過一控制電路即可使取樣和比較階段進行交替。本研究是採用TSMC 90nm 1P9M CMOS製程，在供應電源為1.2V和等校取樣率為200MHz的模擬下，所得到的信號雜訊比為58.94dB，INL和DNL分別為0.734/-0.552及0.735/-0.404，總消耗功率為4.9mW，品質因數為33.7-fJ/conversion-step。Item 0.9V以下低電壓應用於寬頻之低通三角積分調變器之研製(行政院國家科學委員會, 2007-07-31) 郭建宏隨著可攜式電子產品市場的快速成長，以及人們對於產品輕薄短小和 電池的長時效性要求，低電壓、低功率積體電路技術發展有愈來愈急迫的 需要。然而，電源電壓的下降，雖可有效地節省數位電路的消耗功率，但 卻反而增加類比電路設計的困難。因此，類比電路若要操作在低電壓，又 要維持和高電壓相同的性能，對設計者來說是一項很大的挑戰。 三角積分調變器這項技術非常適合用來實現高解析度、高準確度的類 比數位轉換器，這在通信上有很相當多的應用。在本計劃的研究中，是要 設計一個可操作在寬頻、0.9伏特以下的開關運算放大器，進而合成一個低 電壓的二階積分器，及一個新的低電壓多位元寬頻的低通三角積分調變 器，藉以提升類比數位轉換器在低電壓應用層面，以達到SoC的目標。研究 步驟包含以下四個步驟： (1) 第一部份提出符合需求的高階多位元類比數位轉換器架構，並在回授 路徑不匹配的考量下，利用MATLAB做電路係數的最佳化，求出較佳 的電路架構。 (2) 第二部份在元件的非理想特性下，以CMOS技術設計出符合寬頻應用範 圍的開關式運算放大器。 (3) 第三部份，以電路特殊技巧設計出僅用一個開關運算放大器合成一個 低電壓二階多位元之積分器，以減少晶片所需面積及消耗功率。再利 用此二階積分器，結合多位元量化器電路，合成一個低電壓高階多位 元之低通寬頻三角積分調變器，以期能有效提高類比數位轉換時的解 析度，符合低電壓、高性能應用上的需求。Item 自主性分散式無線感測網路嵌入系統研製(II)－子計畫三:低功率高效能類比數位暨數位類比轉換器之研製(II)(行政院國家科學委員會, 2006-07-31) 郭建宏隨著無線通信網路的蓬勃發展，無線通信將不再侷限於影音的傳送， 它應該可再附與更多的功能與任務。區域性結合特殊感測應用之網路也將 是未來發展的主軸，如大自然生態的變化、軍事的監控、工廠的管理，居 家的安全，甚至是人體安全保健。透過各式感測裝置的建置與資訊的傳遞， 便可於第一時間掌控環境或健康上的變化，防患於未然，以免造成嚴重的 損失或是不可彌補的遺憾。 由於在應用上，無線感測網路被界定在重要且容易疏忽或者不易管控 的環節，因此網路節點有可能需要大量的散佈，而且可能不易回收或者不 回收。所以散佈出去的感測器不僅要將資訊傳回，而且需要具有小體積、 長時效性的特質。因此無線感測網路最重要的考量即是消耗功率。亦即在 有限的電源能量供給下，要能適當地調整電路感測、計算和通訊與否的功 能。 本計劃為自主性分散式無線感測網路系統研製之子計劃三，目的在設 計適用於無線感測網路系統實體層中的傳收機基頻類比前端部份。此基頻 類比前端包含類比數位轉換電路、及數位類比轉換器之電路設計架構分 析。用以銜接子計劃二之基頻數位處理電路。 本計劃預計三年完成。在第一年(93/8/1-94/7/31)預定研讀IEEE 802.15.4 協定及訂定基頻類比前端中的各個子電路界面規格。接著進行系統分析， 及各項技術可行性之探討設計。第二年(94/8/1-95/7/31)開始進行基頻類比前 端中各子電路的模擬與實現。第三年(95/8/1-96/7/31)我們預計對各子計劃中 之電路及系統做最佳化，並測試製成的積體電路。最後進行系統整合可能 性的探討研究。Item 使用電荷傳輸放大器技術之超低功率類比數位轉換器設計(行政院國家科學委員會, 2008-07-31) 郭建宏隨著可攜式電子產品市場的快速成長，以及人們對於產品輕薄短小和 電池長時效性的要求，低功率積體電路技術發展有愈來愈急迫的需要。然 而，隨著電源供應電壓的下降，雖可有效地節省數位電路的消耗功率，但 對類比電路來說，若要維持住其在正常電壓下的性能，往往需要提高供應 電流，這使得類比數位轉換器的整體消耗功率並沒有因電源電壓的下降而 等比例降低。另一方面，電源電壓的降低也使得CMOS過趨動電壓相對減 少，增加了類比電路設計的困難度。因此，類比數位轉換器若要符合低消 耗功率的要求，又要維持原來相同的性能，對設計者是一項很大的挑戰。 電荷傳輸放大器技術在1972年首先被提出來，而近幾年的文獻上又加 以改進。它的特性是，靜態功率消耗幾乎為零，對偏壓並不敏感，而且所 用的電晶體尺寸可以最小化。因此，我們認為電荷傳輸放大器非常適合應 用在低功率電路的應用之中。另外，三角積分調變器這項技術是一種適合 用來實現高解析度、高準確度的類比數位轉換器，在通信上有相當多的應 用。所以本計劃的目標，即是使用電荷傳輸放大器設計一個可操作在窄頻、 低功率消耗的三角積分調變器。其中研究的步驟如下： (1) 第一個部份是利用電荷傳輸放大器，結合開關電容技術，加以特殊的 電路技巧以實現高性能之低功率積分器。 (2) 第二個部份是在所使用的電壓操作下，設計出適合語音應用的新的 CMOS 低功率量化器。 (3) 第三部份則是利用前兩項開發出來的低功率方塊，合成一個低功率之 低通三角積分調變器，並尋求此系統之最佳效能，以符合現今以至於 未來各種通訊電子產品之需求與應用。Item 具數位校正電路之低電壓三角積分調變器設計(行政院國家科學委員會, 2009-07-31) 郭建宏隨著積體電路製程技術不斷的演進，積體電路的操作電壓持續地下 降，數位電路的速度及性能也不斷的提升。然而，由於元件的臨界電壓並 沒有隨著供應電壓等比例的降低，因此造成電晶體過趨動電壓的不足，進 而影響類比數位轉換電路的特性表現。在晶片系統(System-on-Chip, SoC) 的前提下，如何提升類比數位轉換器在低電壓操作下性能，便成為現在相 當重要的課題。 三角積分調變器技術由於其超取樣的特性，使得它非常適合用來實現 高解析度、高準確度的類比數位轉換器，我們可以在無線通信及需要高解 析的積體電路上發現它的很多應用。在本計劃的研究中，即是要利用在低 電壓操作的三角積分調變器，完成類比數位轉換器的功能。然而，低電壓 造成過趨動電壓不足，勢必造成性能的大幅下降。因此，本計劃主要目標 是結合數位校正電路的技術，來提高低電壓類比數位轉換器的性能。研究 步驟包含以下三個步驟： (1) 第一部份，分析類比電路的非理想特性在三角積分調變器中的影響， 最主要是指類比電路中的線性誤差部份。根據這些結果，提出數位方 式校正性能的演算法，以補償類比元件性能的不足，並由MATLAB驗 證此電路的可行性及最佳化，以達到高解析的目標。 (2) 第二部份電路的設計，以CMOS設計出符合音頻應用且操作在0.8V以下 的開關式運算放大器，接著結合量化器電路，以實現一個低電壓操作 的三角積分調變器。 (3) 第三部份根據所提出的演算法，以數位信號處理的方式實現類比校正 補償電路，並接著結合低電壓三角積分調變器，以期能有效提高類比 數位轉換時的解析度，並符合低電壓、高性能應用上的需求。Item 自主性分散式無線感測網路嵌入系統研製－子計畫三:低功率高效能類比數位暨數位類比轉換器之研製(行政院國家科學委員會, 2005-07-31) 郭建宏隨著無線通信網路的蓬勃發展，無線通信將不再侷限於影音的傳送，它應該可再附 與更多的功能與任務。區域性結合特殊感測應用之網路也將是未來發展的主軸，如大自 然生態的變化、軍事的監控、工廠的管理，居家的安全，甚至是人體安全保健。透過各 式感測裝置的建置與資訊的傳遞，便可於第一時間掌控環境或健康上的變化，防患於未 然，以免造成嚴重的損失或是不可彌補的遺憾。 由於在應用上，無線感測網路被界定在重要且容易疏忽或者不易管控的環節，因此 網路節點有可能需要大量的散佈，而且可能不易回收或者不回收。所以散佈出去的感測 器不僅要將資訊傳回，而且需要具有小體積、長時效性的特質。因此無線感測網路最重 要的考量即是消耗功率。亦即在有限的電源能量供給下，要能適當地調整電路感測、計 算和通訊與否的功能。 本計劃為自主性分散式無線感測網路系統研製之子計劃三，目的在設計適用於無線 感測網路系統實體層中的傳收機基頻類比前端部份。此基頻類比前端包含類比數位轉換 電路、降頻濾波器、及數位類比轉換器之電路設計架構分析。用以銜接子計劃二之基頻 數位處理電路。 本計劃預計三年完成。在第一年(93/8/1-94/7/31)預定研讀IEEE 802.15.4 協定及訂定 基頻類比前端中的各個子電路界面規格。接著進行系統分析，及各項技術可行性之探討 設計。第二年(94/8/1-95/7/31)開始進行基頻類比前端中各子電路的模擬與實現。第三年 (95/8/1-96/7/31)我們預計對各子計劃中之電路及系統做最佳化，並測試製成的積體電 路。最後進行系統整合可能性的探討研究。Item 0.9V低電壓多位元高解析度低通三角積分調變器之研製(行政院國家科學委員會, 2006-07-31) 郭建宏隨著可攜式電子產品市場的快速成長，以及人們對於產品輕薄短小和 電池的長時效性要求，低電壓、低功率積體電路技術發展有愈來愈急迫的 需要。然而，電源電壓的下降，雖可有效地節省數位電路的消耗功率，但 卻反而增加類比電路設計的困難。因此，類比電路若要操作在低電壓，又 要維持和高電壓相同的性能，對設計者來說是一項很大的挑戰。 三角積分調變器這項技術非常適合用來實現高解析度、高準確度、及 窄頻要求的類比數位轉換器，這在音頻及通信上有很相當多的應用。在本 計劃的研究中，是要設計一個開關運算放大器合成一個0.9伏特的二階積分 器，及一個新的低電壓多位元量化器的架構；並利用此積分器結合低電壓 多位元量化器合成一個二階多位元的低通三角積分調變器，藉以提升類比 數位轉換器在低電壓應用的解析度，以達到SOC的目標。研究步驟包含以 下四個步驟： (1) 第一部份提出符合需求的二階多位元類比數位轉換器架構，並在回授 路徑不匹配的考量下，利用MATLAB做電路係數的最佳化，求出較佳 的電路架構。 (2) 第二部份在元件的非理想特性下，設計出符合應用範圍的開關式運算 放大器規格。並以CMOS技術設計出符合需求的開關式運算放大器。 (3) 第三部份，設計出低電壓多位元之量化器電路，以符合三角積分調變 器的應用。 (4) 第四部份，以電路特殊技巧設計出僅用一個開關運算放大器合成一個 低電壓二階多位元之積分器，以減少晶片所需面積及消耗功率。再利用此二階積分器，結合多位元量化器電路，合成一個低電壓二階多位 元之低通三角積分調變器，以期能有效提高類比數位轉換時的解析 度，符合低電壓、高性能應用上的需求。